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Un système prolog parallèle pour machines à mémoire distribuée

Identifieur interne : 000B66 ( PascalFrancis/Corpus ); précédent : 000B65; suivant : 000B67

Un système prolog parallèle pour machines à mémoire distribuée

Auteurs :

Source :

RBID : Pascal:92-0567195

Descripteurs français

Abstract

Cette thèse est consacrée à l'étude de l'implantation du langage Prolog sur les architectures parallèles MIMD sans mémoire commune. Nous présentons le modèle OPERA qui exploite implicitement le parallélisme ou le Prolog pour répartir dynamiquement l'évaluation des programmes sur les différents nœuds du réseau de processeurs. Le système OPERA est de type multiséquentiel: il n'y a parallélisation que lorsqu'un processeur est inoccupé. Ce système se décompose en une partie opérative chargée de l'évaluation du programme Prolog, et une partie contrôle chargée de l'allocation des travaux aux processeurs de la partie opérative. Les principaux problèmes de ce type de systèmes sont d'une part le choix de représentation en mémoire de l'arbre ou ainsi que la gestion des liaisons multiples, et d'autre part, le contrôle de l'allocation des différentes branches de l'arbre aux machines abstraites qui effectuent des évaluations séquentielles. La technique de régulation de charge utilisée est fondée sur des méthodes heuristiques. L'ordonnanceur d'OPERA travaille sur une image approchée de l'état global du système obtenu par échantillonnage des états locaux de chaque unités de travail. Un prototype d'OPERA a été réalisé sur un réseau de Transputers reconfigurable dynamiquement: le Supernode. Cette propriété a été mise à profit dans notre implantation pour réduire les coûts de communication. Les communications sont effectuées en parallèle avec le calcul. Le prototype réalisé fournit des gains de performances importants et OPERA figure parmi les systèmes Prolog parallèles les plus efficaces à l'heure actuelle

Notice en format standard (ISO 2709)

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Format Inist (serveur)

NO : PASCAL 92-0567195 INIST
FT : Un système prolog parallèle pour machines à mémoire distribuée
ET : (A parallel prolog system for distributed memory multiprocessor)
AU : FAVRE (Michel); MOSSIERE (Jacques)
DT : Thèse; Niveau monographique
SO : Th. doct. : Inform.; France; Da. 1992-04; Pp. 194 p.
LA : Français
FA : Cette thèse est consacrée à l'étude de l'implantation du langage Prolog sur les architectures parallèles MIMD sans mémoire commune. Nous présentons le modèle OPERA qui exploite implicitement le parallélisme ou le Prolog pour répartir dynamiquement l'évaluation des programmes sur les différents nœuds du réseau de processeurs. Le système OPERA est de type multiséquentiel: il n'y a parallélisation que lorsqu'un processeur est inoccupé. Ce système se décompose en une partie opérative chargée de l'évaluation du programme Prolog, et une partie contrôle chargée de l'allocation des travaux aux processeurs de la partie opérative. Les principaux problèmes de ce type de systèmes sont d'une part le choix de représentation en mémoire de l'arbre ou ainsi que la gestion des liaisons multiples, et d'autre part, le contrôle de l'allocation des différentes branches de l'arbre aux machines abstraites qui effectuent des évaluations séquentielles. La technique de régulation de charge utilisée est fondée sur des méthodes heuristiques. L'ordonnanceur d'OPERA travaille sur une image approchée de l'état global du système obtenu par échantillonnage des états locaux de chaque unités de travail. Un prototype d'OPERA a été réalisé sur un réseau de Transputers reconfigurable dynamiquement: le Supernode. Cette propriété a été mise à profit dans notre implantation pour réduire les coûts de communication. Les communications sont effectuées en parallèle avec le calcul. Le prototype réalisé fournit des gains de performances importants et OPERA figure parmi les systèmes Prolog parallèles les plus efficaces à l'heure actuelle
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FD : Prolog; Parallélisme; Multiséquentiel; Régulation de charge; WAM; Multiprocesseur à Mémoire distribuée
LO : INIST-T 82765.T92INPG0040
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Links to Exploration step

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Data generation: Thu Apr 14 14:59:05 2016. Site generation: Thu Jan 4 23:09:23 2024